반도체 공정에서 via, contact의 수율은 어느 정도로 관리하나?

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 14년째 아날로그 반도체 설계를 하다 보니 레이아웃을 볼 때마다 비아와 컨택에 신경이 곤두선다.

회로 설계가 완벽해도 층과 층을 잇는 통로가 뚫리지 않으면 칩은 그저 비싼 돌멩이에 불과하다.

과거에는 공정 한계로 이 통로들이 제대로 형성되지 않아 수율을 까먹는 주범이었다.

그래서 면적 손해를 보더라도 신호선 하나에 무조건 두 개 이상의 비아를 넣는 것이 국룰이었다.

선단 공정에서 겪는 좁은 피치의 압박

스마트폰이나 고성능 칩에 들어가는 최신 선단 공정은 셀 피치가 극도로 좁다.

물리적으로 이중 비아를 뚫을 공간조차 없어서 어쩔 수 없이 단일 비아를 써야만 하는 상황이다.

파운드리 공정이 안정화되었다기보다는 공간이 부족해서 단일 비아를 강제당하는 환경에 가깝다.

이런 상황에서 단일 비아 불량률은 ppm 단위가 아니라 ppb 이하로 엄격하게 관리된다.

비아 불량률이 1 ppm만 되어도 칩 수율은 처참하게 0%로 수렴하기 때문이다.

성숙한 레거시 공정의 실제 불량률

내가 주로 다루는 0.18um 같은 성숙한 레거시 공정은 최신 공정에 비해 공간이 꽤나 넉넉한 편이다.

파운드리의 설계 가이드를 보면 비아 불량률을 0.1에서 1 ppm 수준으로 꽤 보수적으로 잡아둔다.

하지만 0.18um 공정은 이미 세상에 나온 지 20년이 넘어 먼지 하나까지 통제되는 팹 환경을 갖추고 있다.

실제 양산 라인의 데이터를 열어보면 불량률은 수십 ppb 이하로 뚝 떨어져 있다.

공정 한계로 비아가 뚫리지 않을 확률은 이제 기우에 가깝다고 봐도 무방하다.

수만 개의 비아가 모여 만드는 수율의 나비효과

불량률 1 ppm이라는 숫자가 아주 작아 보이지만 칩 전체 단위로 보면 절대 무시할 수 없는 수치다.

1만 게이트 수준의 작은 블록이라도 뚫어야 하는 비아는 5만 개가 훌쩍 넘는다.

여기에 1 ppm 불량률을 대입하면 칩 100개를 생산할 때 5개가 불량이라는 아찔한 결과가 나온다.

비아 하나하나의 불량률은 미미해도 칩 전체로 누적되면 양산 수율에 직접적인 타격을 준다.

자동 배치배선 툴을 돌릴 때 빈 공간만 보이면 득달같이 단일 비아를 이중 비아로 치환하는 이유다.

아날로그 설계자가 다중 비아를 고집하는 이유

전원단이나 아날로그 회로를 설계하는 엔지니어 입장에서 단일 비아는 언제 터질지 모르는 시한폭탄과 같다.

취급하는 전류량이 많고 미세한 저항 변화에도 회로 밸런스가 심하게 틀어지기 때문이다.

초기 수율도 문제지만 오랜 기간 열과 전류 스트레스를 받아 발생하는 일렉트로마이그레이션이 훨씬 치명적이다.

결국 공간이 허락하는 한 다중 비아를 큼직한 배열로 꽉꽉 채워 넣는 것이 현업에서 살아남는 가장 확실한 방어막이다.